Rivelatori ibridi a pixel Medipix2 di Si e CdTe per imaging con raggi X a conteggio di singolo fotone.

Protocollo MIUR 2004028450_002 Le unità di ricerca di Napoli e Cagliari saranno coinvolte nello sviluppo di un sistema di lettura, basato su PC, per l'assemblato 2x2 Medipix2, che sarà impiegato nella lettura del rivelatore al silicio per applicazioni TAC. L'unità di ricerca di Napoli, che sta sviluppando il software di lettura per Medipix2 all'interno della collaborazione europea Medipix, ha sperimentato che rinunciando alla elaborazione ed al display on-line dei dati, il tempo totale di lettura di un frame si può ridurre a circa 50 ms/circuito. Questo potrebbe aprire la possibilità di acquire 20 frame/s, consentendo la velocizzazione dell’acquisizione, in caso di acquisizioni multiple come nel caso dell’imaging tomografico di tipo “shot and go”, qui proposto. A questo proposito l'acquisizione potrebbe essere velocizzata usando una lettura in parallelo che impieghi l'output bus CMOS, a 32 bit e 100 MHz, presente nel circuito Medipix2. La frequenza di clock dovrebbe essere di 40 MHz. Per una matrice di 4 circuiti Medipix2, si stima di avere un tempo di lettura hardware dell'ordine di 10 ms(escluso il tempo di esposizione). Durante il primo anno di ricerca le unità di Napoli e Cagliari saranno coinvolte nello sviluppo del sistema di acquisizione basato su scheda PCI e nella progettazione della motherboard per i rivelatori Medipix. Il collegamento tra la interfaccia PCI e i rivelatori Medipix sarà basato su collegamenti ottici. La fibra ottica consente una maggiore flessibilità meccanica ed è immune da rumore elettromagnetico. La frequenza massima raggiungibile su collegamento ottico disponibile attualmente sul mercato è di circa 2 GHz, nel nostro caso la frequenza richiesta è pari a circa 640 MHz, considerando anche i segnali di sincronizzazione che vengono inseriti nel protocollo di comunicazione. Quindi possiamo dedurre che la velocità di trasmissione dei collegamenti ottici attualmente disponibili risponde alle nostre necessità. La complessità del protocollo richiederà l'uso di logiche programmabili, perciò su ogni stadio di interconnessione ottica verrà alloggiata una logica programmabile del tipo fPGA. Per la costruzione del sistema motherboard + chip board saranno esplorate due soluzioni: una scheda comune che include entrambi, o due schede separate. Le due soluzioni saranno paragonate in termini di performance e praticità. I costi per i materiali per la costruzione dell'intero sistema di lettura saranno divisi tra le unità di Napoli e Cagliari. Tali unita' svilupperanno insieme anche il collegamento ottico. Durante il secondo anno l'unità di ricerca di Napoli completerà il software per la lettura del chip. Tale software sarà in grado di gestire la motherboard nella lettura in sequenza di ciascun assemblato 2 x 2 (quad), essendo ogni circuito letto da un bus parallelo a 32 bit. I dati sono resi seriali e spediti attraverso il link ottico, al HUB e poi alla scheda PCI. Tutti i rivelatori di un quad acquisiscono i dati contemporaneamente durante un'esposizione, mentre la lettura avviene in maniera seriale. Ogni motherboard ha un segnale di trigger per la sicronizzazione con segnali esterni (accensione/spegnimento del tubo a raggi X, traslazioni meccaniche, ecc.) che verranno gestiti dal software. Il software sarà in grado di leggere un frame da ogni quad in circa 10 ms.